电子技术课程设计报告多功能数字钟电路设计上海大学机自学院自动化系电气工程及其自动化姓名/*学号/*指导老师/徐昱琳201*年*月*日2目录一，设计课题1二，用途1三，设计任务和要求13/1设计任务指标13/2设计要求1四，电路构成分析14/1秒脉冲产生电路24/1/1晶体振荡电路34/1/2分频电路34/2计数器电路44/2/1六十进制计数电路44/2/2二十四进制计数电路54/3译码显示电路64/3/1CD4511***64/3/2小时译码显示电路64/4校时、校分电路74/5整点报时电路84/6闹钟电路8五，总电路9六，电路仿真106/1初始状态106/2校时、校分功能116/3满六十进位11七，总结12一，设计课题多功能数字钟电路设计二，用途数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字钟。三，设计任务和要求3/1设计任务指标1，时间以24小时为一个周期；2，数值显示时、分、秒；3，有校时功能，可以分别对时及分进行单独校时/使其校正到标准时间；4，具有整点报时功能，当时间到达整点前5秒进行蜂鸣报时；5，具有闹钟功能，当时间到达预设的时间进行蜂鸣闹铃；6，为了保证计时的稳定及准确须由石英晶体振荡器提供时间基准信号。3/2设计要求利用中规模数字集成器件设计、实现所需电路，并在Multisim，Pspice或其它EDA软件上对功能电路进行仿真、调试和完善。（本次设计采用Multisim软件）四，电路构成分析数字式计时器应由秒发生装置、计秒，计分，计时部分、时间显示部分、时间校正和闹钟报时等几部分组成。 所涉及的电子器件主要有振荡器、 加法计数器、***、显示器、寄存器、比较器等。其中，振荡器组成标准秒信号发生器；由不同进制的计数器、***和显示器组成计时，显示系统；寄存器和比较器构成定点报时系统。其结构原理图如下：图 Error! Main Document Only/ 数字钟基本原理框图4/1秒脉冲产生电路秒脉冲产生电路的功能是产生标准脉冲信号，提供整点报时所需要的频率信号。主要由振荡器和分频器组成。振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，本次设计采用石英晶体振荡电路。石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点。通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的脉冲输出，电路如下图：图 24/1/1晶体振荡电路电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，该电路中CMOS非门U1与晶体、电容和电阻构成的晶体振荡器电路，U2实现整形功能，将输出的近似于正弦波的波形转换为较为理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区。电容C1/C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供180相移，从而和非门构成一个正反馈网络，实现振荡器功能。图 34/1/2分频电路一般采用多级2进制计数器来实现分频，本设计将32768Hz的振荡信号分频为1Hz的分频倍数为32768（215），即需15级二进制计数器，常用的二进制计数器有74HC74等等。本设计中采用CD4060输入端串接非门来构成分频电路。图 4图 54/2计数器电路由秒计数器、分计数器和时计数器串接而成。秒脉冲信号将经过6级计数器，分别得到秒个位、秒十位、分个位、分十位、时个位、时十位的计时。为此需要6片中规模计数器。秒、分计数器都是六十进制（10*6），时计数器为二十四进制，用74160来实现。（反馈清零法）4/2/1六十进制计数电路秒计数器和分计数器各由一个十进制计数器（个位）和一个六进制计数器（十位）串组成，形成两个六十进制计数器，其中个位计数器接成十进制形式。十位计数器悬着QB和QC端做反馈端，经与非门输出至控制清零端CLR/接成六进制计数形式（计数至0110时清零）。个位与十位计数器之间采用同步级联复位方式，将个位计数器的进位输出端ROC接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。将十位计数器的反馈清零信号经非门输出，作为六十进制的进位输出脉冲信号，即当计数器至60时，反馈清零的低电平信号输入CLR端，同时经非门变为高电平，在同步级联方式下，控制高位计数器的计数。创建如图3所示的电路，IO1IO4是个位数码管的显示输出端，IO5-Io8是十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10在此电路作为秒计数电路时接秒信号产生电路，作为分计数电路时接秒计数电路提供过来的进位信号（即接至秒计数器的CLR端）。IO11作为低位计数器的进位输出，与高位计数器的时钟信号端相连。图 64/2/2二十四进制计数电路创建如下图所示的电路，IO1IO4是个位数码管的显示输出端，IO5IO8时十位数码管的显示输出端，IO9接电源，给两个芯片的使能端提供高电平，IO10接分计数电路提供过来的进位信号（即接至分计数器的CLR端）。分计数器需要的是一个二十四进制转换的递增计数电路。个位和十位数均连接成十进制计数形式，采用同步级联复位方式。将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位控制。完成二十四进制，十位计数器的输出端QB和个位计数器的输出端QC通过与非门控制两片计数器的清零端CLR，当计数器的输出状态为00100100时立即反馈清零，从而实现二十四进制递增计数。图 74/3译码显示电路4/3/1CD4511***使数码管能显示十进制数，经***译出，然后经驱动器点亮对应段。图 84/3/2小时译码显示电路把4511***的数据与74160计数器的输出端相连，分和秒显示***也是如此。图 94/4校时、校分电路校对时间一般在选定的准确时间到来之前进行的，可分为四个步骤：首先把时计数器置到所需的数字；然后再将分计数器置到所需的数字；与此同时或之后应将秒计数器清零，时钟暂停计数，处于等待启动阶段；当选定的标准时刻到达的瞬间，按启动按钮，电路则从所预置时间开始计数。由此可知，校时、校分电路应具有预置小时、预置分、等待启动、计时四个阶段。在设计电路时既要方便可靠地实现校时校分的功能，又不能影响时钟的正常计时，通常采用逻辑门切换。当Q=1时，输入的预置信号可以传到时计数器的CLK端，进行校时工作，二分进位信号被***。例如，校时电路原理示意图如图所示。当Q=0时，分进位信号可以传到时计数器的CLK端，进行计时工作，而输入的预置信号分进位信号被***。校分电路也仿照此进行。图 10当然上诉方法比较精确/也比较复杂/在精确要求不高时/也可以采用另一种方法/只需使用两个双向选择开关将秒脉冲直接引入时计数器和分计数器即可实现功能。此时/低位计数器的进位信号输出端需要通过双向选择开关的其中一选择接至高位计数器的时钟信号端/开关的另一选择端接至秒脉冲信号。当日常显示时间时/开关拨向低位计数器的进位信号输出端/调时调分时拨向秒脉冲信号/这样可使计数器自动跳至所需校对的时间。4/5整点报时电路图 114/6闹钟电路在指定的时间发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。例如：要求上午6/30发出闹时信号，6/30对应的时个位状态为：0110，分十位对应的状态为：0011。将上述计数器输出为1的所有输出端经过与门电路去控制蜂鸣器，可以使蜂鸣器电路正好在6/30响持续1分钟后停响，也可以通过开关自己关闭声响。图 12定时图 13比较五，总电路图 14六，电路仿真6/1初始状态图 156/2校时、校分功能控制K1/K2两个开关将秒脉冲信号直接引入时、分，从而实现校时，校分功能。图 166/3满六十进位秒分：图 17图 18分时：图 19七，总结虽然是这学期才学的数电，但我仍然对数电设计感到巨大的压力。从看到设计任务要求时的手足无措到慢慢着手查阅资料，举步维艰的一点点设计确实经历了相当长一段时间。这也让我明白了，像这种电路设计的课程实践死相当重要的环节，光是看着原理和电路图是没用的，一定要亲手使用Multism软件仿真和亲手连过线，才能真正体会到其中的原理以及实践中可能出现的问题，从而去想办法解决，也能更深入的去理解电路的实质。通过这个设计，加强了自己对电路的调试能力，学到了更多关于改错的技能，犯错时难免的，但更重要的是要懂得如何去改正并且做出改进。因为之前从未使用过软件Multisim，所以在这款软件的使用中我面临了相当多的问题。首先是元件找不到，因为软件是英文版，元件名看不懂，也不知道在哪个元件库中，所以一开始只有百度所需元件的位置，实在是苦不堪言。而且，在仿真过程中我也遇到许多困难，所幸通过自己的努力和同学的帮助都一一克服了。首先，连接电路图过程中，数码管不能显示，后经图形放大后才发现是电路断路了。其次，布局的时候因元件比较多，整体布局比较困难，因子电路不如原电路直观，最后在不断努力下，终于不用子电路布好整个电路。经过这次Multisim的仿真设计，我得到了一下收获：、利用网络这个信息汇集的领域，通过检索、阅读，提高自己阅读文献的本领；、在仿真过程中对芯片工作原理的
免责声明：
1. 《上海大学电子技术课程设计数电x》内容来源于互联网，版权归原著者或相关公司所有。
2. 若《86561825文库网》收录的文本内容侵犯了您的权益或隐私，请立即通知我们删除。
